岗位题目
FPGA相关面试题
FPGA 设计流程是什么？
这题考从需求到板级调试的完整工程闭环，回答重点是把 RTL、约束、仿真、综合实现、时序收敛和上板验证串起来。
FPGA 内部结构、BRAM 和时钟资源如何理解？
这题考可编程逻辑器件的资源模型，回答要把可配置逻辑、布线、块存储、专用计算和全局时钟资源区分清楚。
Verilog 如何写一个带复位的计数器？
这题考时序 always 块、异步复位、同步清零、模计数边界和非阻塞赋值，重点是写出可综合且边界正确的计数器。
多 bit 信号跨时钟域为什么危险，如何用格雷码或异步 FIFO 处理？
这题考跨时钟域可靠性，回答重点是多 bit 直接同步会产生不一致采样，格雷码适合指针类状态，异步 FIFO 适合数据流。
Verilog 写一个 32 分频电路时，翻转条件和计数边界怎么确定？
这题考偶数分频的边界理解，32 分频且希望 50% 占空比时，输出应每 16 个输入周期翻转一次。
DPSK 绝对码调制在 FPGA 内部如何实现？
这题考把通信调制算法落成硬件结构，回答重点是差分编码、符号定时、相位选择、波形生成和流水线实现。