岗位题目
数字 IC 设计相关面试题
Verilog 怎么写才能综合成 D 触发器？
这题考 RTL 时序模板，回答重点是用边沿触发 always 块、寄存器变量和非阻塞赋值描述 D 到 Q 的同步采样。
后仿真中使用的不同 SDF 文件分别是什么意思？
这题考门级仿真和延迟反标，回答要说明 SDF 携带单元、连线和时序检查延迟，不同文件通常对应不同工艺电压温度角和 min/typ/max 条件。
岗位索引
数字 IC 设计工程师面试题库
数字 IC 设计面试题解析，覆盖 RTL、时序、后仿真、分频器和数字电路实现。
2 道题 2 个公司 8 个知识点